「高速」不等於「Low TIM」!!!

[kvl]

我用完整的電路去模擬，結果相去不多，DB沒有特別快，影響比換一個不同的晶體小得多。也許我用的軟體太差了吧?

[wensan]

電路畫這樣子可以嗎?



只要拿掉20PF的負載電容就變快了呀!
因為連1:1示波器探棒都有20PF電容, 耳機線應該不會低於20PF.......
不詳細弄清楚負載狀況, 光說Rise Time 10nS或2000V/uS都只是廣告而已, 沒有多大意義!!!!!!!

哇! 2ns=500MHz，遠超過許多BJT的ft了。

可以請教您Ft的意義嗎?
Ft對於射極隨耦器又有何影響?
頻率超過Ft時, 射極接面斷路了嗎???????????????

[kvl]

報告一下結果:

訊號源阻抗為零、負載10k純電阻，模型mps8099、8599。

DB---379MHz(跟老外的結果相符)

LOW-TIM---超過1GHz

[mtlin12]

以前uuu兄叫我試純容抗時，我試用 RIFA0.1uF幾乎沒有差耶!

不過1uF就不太好了。

[uuu]

怎麼不太好
是....怒髮衝冠
還是
從頭至尾一大條粗粗的光暈
照幾張來瞧瞧

[wensan]

哈哈!不是計算的，是用軟體模擬的，在實際應用上1G與379M都不可能，但至少可看出達靈頓比DB快。

這樣表示軟體模擬的等效電路( modeling )，與實際可能存在不
少差異，因為在極高頻(>500MHz)時，電容、電感甚至於金線
以及半導體的spice參數可能都有變化，不能據以論述。就如IC
在次微米時其modeling可能完全不同於微米以上的時候。

電路模擬的可貴就在於可以設定現實世界不可能存在的條件來做理論性的分析，也可以把現實世界的實際條件加進來做實際狀況的模擬。
製程不同，SPICE Model就不同，這是IC設計業界大家都知道的事情！
現在SPICE軟體的精確度已經到了難以想像的地步。
如今做IC設計，如果不懂電路模擬(不管使用哪種模擬程式)，根本甭想跟人談電路設計！
當發生模擬結果跟實際狀況不符時，必須去找出有哪些實際條件沒有考慮到，而不是輕易的否定模擬的可信度。
kvl用無內阻、驅動能力無限大的理想訊號源，又沒負載電容、雜散電容，做出這種理論性的分析結果，並沒有什麼好懷疑的！
只要訊號源有100ohm內阻，電路輸出有50PF負載電容，模擬出來的結果大致上就會跟現實世界差不多。

否則應該有達靈頓的current buffer IC出現才對呀!實際卻不然。

這種說法根本跟「在哪裡看過有人這樣算」的說法如出一轍！
世界上沒公開銷售、沒公開資料的IC多的是，電路設計的論文多到幾輩子都看不完！
您不能用自己的孤陋寡聞去否定一切！

LH0063其實就相當於Low TIM Amp輸出級的電路接法，只是為了電路偏壓設計的方便，改用JFET源極隨耦器推BJT射極隨耦器而已。
這種方式既可以得到相當於Low TIM Amp輸出級的高速度，又可以解決電路偏壓的問題，自然使用BJT射極隨耦器推BJT射極隨耦器的Buffer就少了。

ft如何定義我不完全了解，可是1GHz真的超過小訊號2N5401 max.的300MHz太多了吧?!何況是中功率的MJE340?

雙極性電晶體的ft指的是電晶體的β值(β值是雙極性電晶體Ic跟Ib的比值，這您知道吧！)降到1時的工作頻率。
β值降到1代表Ib=Ic、Ie=Ib+Ic=2Ib。
注意！雙極性電晶體在其ft頻率工作時，Ie=2Ib，表示雙極性電晶體射極隨耦器在其ft頻率工作時，還有兩倍的電流放大率！
就算工作頻率高到β值降到0，這也僅僅表示Ic=0、Ie=Ib，雙極性電晶體射極隨耦器失去電流放大作用，而像一個順偏的PN接面二極體在工作，如此而已！
有關雙極性電晶體的ft對射極隨耦器的影響的問題，我在二十年前五專三年級時便已深入思考過了，而且在當時音響技術雜誌上我所發表的「你的放大器有多少迴轉率」一文也有提到，不信各位可以去翻出來看看。
前輩既然連ft的定義都不完全了解，想必連作夢都沒思考過雙極性電晶體的ft對射極隨耦器的影響的問題！
您既然對這個問題不了解，便斷然加以否定，未免把自己給神化了吧！

[mtlin12]

我個人不會用spice，但是知道model模型參數的建立非常重要，我敢說
二位的小訊號模型是有問題的，因此得到錯誤的結果。

LH0063 wensan兄有提出過，可是它也有些類似DB架構，我正CHECK
有關達靈頓電路在頻寬方面的問題，大學時代電晶體書讀太少了，手邊
更沒有教科書了，但是絕對不是神化自己，因為類比電路1GHz or 2ns
delay 絕對是特殊型架構，而非單純二級共集極電路就ok了，信不信?

[wensan]

我個人不會用spice，但是知道model模型參數的建立非常重要，我敢說
二位的小訊號模型是有問題的，因此得到錯誤的結果。

SPICE Model是Cadence PSpice AD 9提供的！
前輩如想挑戰全世界最大的電子軟體設計公司Cadence，晚輩一定全力在前輩「背後」支持您！

[wensan]

LH0063 wensan兄有提出過，可是它也有些類似DB架構，我正CHECK
有關達靈頓電路在頻寬方面的問題，大學時代電晶體書讀太少了，手邊
更沒有教科書了，但是絕對不是神化自己，因為類比電路1GHz or 2ns
delay 絕對是特殊型架構，而非單純二級共集極電路就ok了，信不信?

您把射極接面想成是二極體，這個問題就容易理解了！
「盡信書不如無書」，書裡講的又不是絕對正確！
Cadence那些博士、教授級工程師，搞不好比教科書的作者更權威！

[wensan]

本人所做的電路模擬都有附上電路圖。
如有任何人懷疑本人做假，可以自己去找Spice Model，照著電路圖RUN看看！





..翼翼歸鳥..晨去于林..遠之八表..近憩雲岑..和風不洽..翻翮求心..顧儔相鳴..景庇清陰..
..翼翼歸鳥..載翔載飛..雖不懷遊..見林情依..遇雲頡頑..相鳴而歸..遐路誠悠..性愛無遺..
..翼翼歸鳥..馴林徘徊..豈思天路..欣反舊棲..雖無昔侶..眾聲每諧..日夕氣清..悠然其懷..
..翼翼歸鳥..戢羽寒條..遊不曠林..宿不森標..晨風清興..好音時交..矰繳奚施..己卷安勞..
.............................................................歸鳥詩

[mtlin12]

我指的不是電路而已，SPICE MODEL必須考量各式各樣極間電容、雜散
電容...甚至於金(鋁)線微量的電感問題，這些在數百MHz以上時會造成
模擬時很大的問題，設計IC時有些MODEL不準，還有各式各樣的SPICE，
例如pSPICE、HSPICE、ACCUSIM等等，它們各有各的優點和限制，
不能完全一概而論。

[David Lin]

翩翩飛鳥,息我庭柯;歛翮閒止,好聲缸和.
豈無他人?念子實多,願言不獲,抱恨如何.

~取自五柳先生;停雲詩

給兩位消停消停氣忿

[wensan]

翩翩飛鳥,息我庭柯;歛翮閒止,好聲缸和.
豈無他人?念子實多,願言不獲,抱恨如何.

~取自五柳先生;停雲詩

給兩位消停消停氣忿

這不是生不生氣的問題！
而是他想要做實際狀況的模擬，那他儘管去做，又沒有人攔著他！
但是他沒有權利禁止人家做理論性的模擬分析，更沒有資格否定理論性模擬分析的價值！
IC設計在Layout前要先做Presim，Layout後再把雜散電容電感加進來做Postsim。
Presim有Presim的價值，這是不容抹煞的！

[mtlin12]

翩翩飛鳥,息我庭柯;歛翮閒止,好聲缸和.
豈無他人?念子實多,願言不獲,抱恨如何.

~取自五柳先生;停雲詩

給兩位消停消停氣忿

這不是生不生氣的問題！
而是他想要做實際狀況的模擬，那他儘管去做，又沒有人攔著他！
但是他沒有權利禁止人家做理論性的模擬分析，更沒有資格否定理論性模擬分析的價值！
IC設計在Layout前要先做Presim，Layout後再把雜散電容電感加進來做Postsim。
Presim有Presim的價值，這是不容抹煞的！

您所講的我了解，我參加過數十次ASIC tape-out會議，每次都
要詳細檢討設計工程師所做的simulation，並check layout工程
師的postsim是否吻合，因為一次光罩tape-out 幾百萬元的代價
就靠軟體的準確度了。我們也設計mix-signal ASIC，tool是另
外一家的產品，那時公司還買不下Cadence。

現在吃自己，又沒軟體、也沒工作站，連個像樣的實驗室和儀器
也沒有，事實上我已經不做計算的工作，就如您所講的，我是很
希望有人願意幫忙我，模擬電路、測量數據、實際聆聽...等等，
前次解夢者兄也幫助過我了解AP2測量結果的疑問，wensan兄
也依照DB-01的diamond buffer部份實際模擬一次。可是音響
電路就是這樣，一定要實際做出來，訊號產生器掛上去，示波器
結果照出來，像uuu兄說掛上純電容當Loading，0.1uF(>>20pF)
並未產生什麼問題，1uF就會有振鈴現象，與wensan兄模擬的
情況相差甚遠，此時你敢完全相信模擬軟體? ASIC 第一次cut
fail時，如果設計工程師弄個怪招，竟然laser cut work，請問
您是否會認為IC工廠參數只能當參考，還是實際量測值比較準?!

我相信對岸未來電子方面的設計功力會強過本土，有心人士人手
一套PROTEL、SPICE、...各式各樣有用又免費的TOOL，發表設
計之前，經常聽到他們"仿真"的結果如何如何，與他們相比，我
純粹只是個傳統業餘"家"玩，以前上班的時候無暇運用公司各項
資源從事音響設計，現在終於有閒有暇在家玩玩DIY。

[uuu]

鑽石buffer
"純buffer"
我測試
用電容負載(2uf)
也沒有振鈴現象
只會在上昇時邊緣圓化
就像
柯桑下列所作模擬的相似
且更圓化(容值越大越圓)




你的振鈴現象
應該是
有加上包括電壓放大.迴授的完整放大器
可能要從這兩者.....電壓放大.迴授
逐級
去找出造成振鈴現象的原因.....

[mtlin12]

你的振鈴現象
應該是
有加上包括電壓放大.迴授的完整放大器
可能要從這兩者.....電壓放大.迴授
逐級
去找出造成振鈴現象的原因.....

DB-01已經來不及改了，更何況是推耳機而已，又不是要將電容
拿來當"燈泡"。

[gwliao]

報告一下結果:

訊號源阻抗為零、負載10k純電阻，模型mps8099、8599。

DB---379MHz(跟老外的結果相符)

LOW-TIM---超過1GHz

KVL兄能幫忙一下嗎?
顯示兩顆輸出電晶體的Ice和時間的關係.
(這樣就能比較DB和Low-TIM的差別)

[kvl]

我不會貼圖，用文字敘述，訊號上升時(100kHz方波)，db之輸
出級Ic上升較慢，呈一圓弧型，相形之下low-tim之Ic則上升較
快。

[skychu]

文山兄可否將 "Low Tim"的R4 改900 ohm 再run 一次. 希望不會太麻煩。

另外不知Kvl兄所定驅動級

[kvl]

公平起見，兩者均為2mA。

[wensan]

[quote="skychu"]文山兄可否將 "Low Tim"的R4 改900 ohm 再run 一次. 希望不會太麻煩。

另外不知Kvl兄所定驅動級

[mtlin12]

再次感謝wensan兄您辛苦的模擬，看到本圖確實讓我體會一件事，就是『公親變事
主』。

怎麼說呢? 當初就是wensan兄勸我將DB-01改用Low TIM架構，來取代個人認為速度
非常之快的Diamond Buffer，就像熱門的META42耳擴一樣，可是wensan兄說Low
TIM可以更快呀! 於是討論會就這樣開始....

當然到現在我依然對Low TIM的達靈頓對架構有所懷疑，不過仍要感謝wensan兄您
的熱心。DB架構原本是沒有bias的，是DB-01為了讓Q1、Q4有個30mA靜態電流才
加上的。

BIAS和6mA Current Source是此次討論的key。如果一切是理想模型顯然 wensan兄
的分析並沒有問題，所有的BJT都處於active狀態速度自然很快。
問題是:
1.此處Vin並非idea的模型，是電壓控制的JFET用小小的電流推動負載而得的。
DB-01上面那個兩顆JFET構成的6mA Current Source是由電壓控制 的voltage
controlled current source，電流隨輸入電壓高而降低，電壓低
而昇高，以下面的6mA恆流源為負載使Vin變成低或者高，JFET不同於BJT，其電流
變化量很小，所以DB-01我並不期望用這小小的電流去驅動Q2、Q1，您會說DB的Q4不是一樣
會"吃"JFET的小小的電流，NO，那是Q2 Ib ~= Q4 Ib 相互抵消許多，驅動Q1Q5推動外面負載
所需要的電流就由2mA CRD or 6mA (wensan兄建議過)去負責，這才是真正的DB。

2.Ultima-1後級DT-01+DT-02就是用兩級MOSFET源極隨耦器的架構。
用MOSFET不就沒有"吃"JFET的小小的電流的問題，不過事實上MOSFET輸入電容
量頗大，並沒有DB架構來得快。

[wensan]

再次感謝wensan兄您辛苦的模擬，看到本圖確實讓我體會一件事，就是『公親變事
主』。

我想說的是：沒有真憑實據，講別人模擬有問題、SPICE Model有問題這種「指控」是可以隨便說說的嗎？
到最後您倒是兩手一攤，說：「我只是個業餘玩家」，就以為沒您的事了，可是別人專業形象受損，怎麼辦？

您不是敢說：「二位的小訊號模型是有問題的，因此得到錯誤的結果。」
那您去挑戰Cadence，指控他們提供的SPICE Model有問題啊！
我很想知道他們對付您的手段到底有多麼「仁慈」？

您既不了解雙極性電晶體的ft是什麼東西，還跟人高談ft如何如何...，儼然一副專家的模樣！
不知道SPICE的Level1、Level2、Level3、Level49的模型，還講出：「SPICE的電晶體模型也許只是單純的大訊號模型而已」這種笑掉大牙的外行話！
連「電位差」是「相對」的，這種「基本電學」最基本的概念都沒有！
我真怕一些初學者到底會被灌輸什麼樣的錯誤觀念！

[mtlin12]

wensan兄犯了"專家"之誤，卻不是真正了解電路設計的道理!

我說過bias是創造出來的，如果沒有上下6mＡ current source，3V的bias如何而得?
有了上下current source，您們模擬的第二個model就不能算是Leach Low TIM。

我也說過，吾未見Low TIM 達靈頓架構的IC buffer，您指出LH0063我個人認為與Leach Low TIM相差甚遠，且其有上下JFET 當current source，因此並不認同。
一般 IC是沒有上下浮動式的1.5V偏壓，好讓4顆BJT火力全開的。

我對SPICE model質疑是因為run 出2ns和1GHz的結果，沒錯
我真的不了解BJT的ft，可是1GHz是遠超過MJE340或2N5401
ft的，讓我到目前依舊懷疑其正確性。

[mtlin12]

描述一下模擬電路:

DB--Q13上下各串一2mA電流源，其餘與DB-01一樣，訊號上
下各以1000uf交連進Q25、26之B腳。

LOW-TIM--以5個1N4148串聯偏壓，上下各串一2mA電流源，
訊號上下各以1000uf交連進B腳。

兩者用同一訊號源，供電為+-24V，第一級電流均為2mA。
當輸入1V時，差距有限，但輸入5V時，明顯看出DB充電時間較
長，差距在3倍以上。

Q25、26會進入截止區，即使只輸入1伏。
DB比用MOS快是沒問題的，但比LOW-TIM慢也是沒問題的。
我的軟體與文山兄的不同，但得到相同的結論--Q25、26會截
止，所以您的立論恐怕是有問題的。

kvl兄:
基本上Low TIM根本沒有以5個1N4148串聯偏壓，上下各串一2mA電流源
這已經是diamond buffer最基本形式了，試問Low TIM是如何創造出偏壓? 無論
輸入如何都可令Q25、Q26導通，我想絕非Idea的2mA電流源，依然有上下波問題不是嗎?